O circuito abaixo representa qual função lógica comparador somador

em ponto flutuante, com precisão simples, é armazenado como S:E:F, em que S, E e F são armazenados em 1 bit, 8 bits e 23 bits, respectivamente. Qual é o valor decimal do número de ponto flutuante C1E00000 (notação hexadecimal)? a) +26. b) -15. c) -26. d) -28. e) -59. 16 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 15. Efetue a operação abaixo utilizando aritmética de complemento de 2 e marque a alternativa correspondente ao valor correto, considerando a palavra de dados com 8 bits: (+24)10 + (+15)10 . a) 00011001 b) 00100111 c) 11110011 d) 00110110 17 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 16. Efetue a operação abaixo utilizando aritmética de complemento de 2 e marque a alternativa correspondente ao valor correto, considerando a palavra de dados com 8 bits: (+24)10 - (+15)10 . a) 00011001 b) 00000111 c) 11110111 d) 00001001 18 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios Realize as conversões abaixo. 19 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG Número (decimal) Inteiro 32 bits (Complemento de 2) Float (IEEE 754) +10 00 ...... 00001010 0100000100100000 .... 0000 - 25 11 ...... 11100111 1100000111001000 .... 0000 +25,5 00 ...... 00011001 010000011100110 .... 0000 DSC/CEEI/UFCG 2º Exercício de Avaliação Introdução à Computação DSC/CEEI/UFCG Exercícios 17. Considere duas portas lógicas independentes, uma executa a lógica EXCLUSIVE OR (XOR), cujas entradas são A e B e a outra executa a lógica OR, cujas entradas são C e D. Se A=1, B=1 e se C=0, D=1, as saídas das portas serão, respectivamente: a) 0 1 b) 0 0 c) 1 0 d) 1 1 21 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 18. Para que a saída X do circuito apresentado na figura abaixo possua valor lógico igual a 1, é necessário que as entradas A, B e C possuam os seguintes valores lógicos: a) A=0; B=0; C=0. b) A=1; B=1; C=1. c) A=1; B=1; C=0. d) A=1; B=0; C=1. e) A=0; B=1; C=1. 22 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 19. Determine a expressão de um circuito lógico combinacional com três (3) entradas, A, B e C, cuja saída será nível ALTO (1) apenas quando a maioria das entradas estiver em nível lógico ALTO (1). Simplifique o resultado e expresse com soma-de-produtos. Qual expressão está correta para esse circuito? 23 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 20. A função booleana pode ser simplificada para: 24 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 21. A figura abaixo representa um circuito lógico. Este circuito lógico pode ser simplificado pela porta lógica a) OR. b) NOR. c) XNOR. d) XOR. 25 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 22. Considere o seguinte: A=1, B=1,C=1,D=1,E=0. Qual resultado da expressão logica ((A OR C)AND B) AND E? a) 0 b) 3 c) 4 d) 2 e) 1 26 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 23. Analise o circuito abaixo e assinale a alternativa correta. 27 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 24. A Tabela-Verdade de um circuito lógico combinacional é apresentada a seguir, em que A, B e C correspondem às entradas, e X corresponde à saída. Qual é a expressão booleana simplificada que corresponde à tabela apresentada? Assinale a alternativa correta. 28 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 25. Uma porta lógica desconhecida recebe em suas entradas os sinais A e B, cujos diagramas de forma de onda são dados a seguir. A julgar pela forma de onda do sinal de saída X, pode-se afirmar que se trata de uma porta: a) AND de duas entradas. b) OR de duas entradas. c) NAND de duas entradas. d) NOR de duas entradas. e) XOR de duas entradas. 29 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 30 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG 26. Considerando as duas equações booleanas de um somador completo S = Ai xor Bi xor Cin e Cout = (Ai and Bi) or Cin and (Bi xor Ai), atribua V (verdadeiro) ou F (falso) para as afirmativas a seguir. ( ) A equação Cout = (Bi and Ai and Cin) or (Ai and Bi) é equivalente à equação Cout do enunciado da questão. ( ) Para o circuito de um meio somador, tem-se S = (Ai xor Bi) e Cout = Ai and Bi. ( ) Estas são as únicas expressões lógicas possíveis para o circuito. ( ) Somadores completos de n bits (com n > 1) podem ser implementados com n circuitos, cada um deles implementando estas mesmas equações. ( ) Para apenas uma combinação de valores de Ai, Bi e Cin, obtém- se S = 1 e Cout = 1. Assinale a alternativa que contém, de cima para baixo, a sequência correta. a) V, V, F, V, F. b) V, F, F, V, V c) F, V, F, V, V d) F, V, F, V, F. DSC/CEEI/UFCG Exercícios 27. Qual o circuito apresentado na figura abaixo? 31 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG a) Somador de dois números de n bits. b) Somador de dois números de n-1 bits. c) Comparador de dois números de n-1 bits. d) Comparador de dois números de n bits. DSC/CEEI/UFCG Exercícios 28. Identifique a função lógica realizada pelo circuito da figura, que utiliza decodificador na sua implementação. Assinale a alternativa correta. 32 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG DSC/CEEI/UFCG Exercícios 29. Qual é o circuito que está interligando os microcomputadores à impressora? 33 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG a) MUX 4:1 b) Decodificador 2:4 c) MUX 8:1 d) DEMUX 1:4 DSC/CEEI/UFCG Exercícios 30. O circuito da figura é um multiplexador utilizado para implementar uma função lógica. Esta função é de: 34 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG a) uma porta XOR b) uma porta XNOR c) uma porta AND d) uma porta OR DSC/CEEI/UFCG Exercícios 35 Joseana Macêdo Fechine Régis de Araújo/IC/DSC/CEEI/UFCG 31. Acerca dos circuitos digitais, julgue os itens abaixo como verdadeiros ou falsos: ( ) O bit de paridade é adicionado ao pacote de dados com o propósito de detecção de erro. ( ) Um circuito de paridade par, com n entradas e uma saída, pode ser implementado por um bloco XOR de n entradas. ( ) Na convenção de paridade-par (even-parity), o valor do bit de paridade é escolhido da tal forma que o número total de dígitos “1”dos dados adicionado ao bit de paridade do pacote seja sempre um número par. Assinale a alternativa que apresenta a sequência correta. a) F - V - V. b) V - V - F. c) V - F - V. d) V - V - V. DSC/CEEI/UFCG 3º Exercício de Avaliação Introdução à Computação DSC/CEEI/UFCG Exercícios 32. (FUNRIO 2009 MJ) Quais elementos são integrantes de uma Unidade Central